Calipia : le blog

IBM a profité du symposium VLSI 2026 pour dégainer une annonce qui a fait le tour de la presse tech en quelques heures : la première technologie de puce « sub-1 nanomètre » au monde, positionnée au nœud 0.7nm, soit 7 angströms. L’entreprise présente cela comme un moment charnière pour une industrie confrontée aux limites physiques de la miniaturisation classique. Sur le papier, c’est effectivement impressionnant. Dans la pratique, et c’est tout l’intérêt d’en parler ici, c’est surtout une leçon sur la façon de lire les annonces de recherche en semi-conducteurs. 

Ce que change réellement « nanostack »

Le cœur de l’annonce n’est pas tant le chiffre 0.7nm que l’architecture qui le rend possible, baptisée « nanostack ». Plutôt que de continuer à rétrécir les transistors en deux dimensions, IBM les empile désormais verticalement en 3D, via un procédé que les chercheurs appellent l’intégration séquentielle 3D : les couches de transistors sont assemblées séparément puis liées entre elles par un diélectrique ultra fin. L’intérêt de construire chaque étage indépendamment, c’est que chacun peut utiliser un matériau de canal différent, ce qui permet d’ajuster séparément la performance et la consommation de chaque transistor. On sort donc du paradigme « un seul process pour toute la puce » pour aller vers une logique d’empilement modulaire, un peu comme on superpose des étages avec des cahiers des charges différents dans un même immeuble. 

Concrètement, IBM revendique près de 100 milliards de transistors sur une puce de la taille d’un ongle, soit une densité quasiment doublée par rapport à sa technologie 2nm dévoilée en 2021, avec jusqu’à 50% de performance supplémentaire ou, au choix, jusqu’à 70% d’efficacité énergétique en plus sur des charges de travail équivalentes. Cette formulation « performance OU efficacité » n’est pas un hasard : elle signale que l’architecture peut être calibrée différemment selon qu’on vise un processeur haute fréquence ou une puce taillée pour la sobriété énergétique, un arbitrage qui parlera directement à ceux qui dimensionnent des infrastructures IA. IBM annonce également un gain d’environ 40% sur la densité de SRAM, un point loin d’être anecdotique puisque la mémoire embarquée est souvent le facteur limitant des accélérateurs IA actuels. 

Le bémol qu’il faut garder en tête

Et c’est là que l’esprit critique doit reprendre le dessus. D’abord, sur la sémantique : les appellations de nœuds comme « 0.7nm » ou « 2nm » ne correspondent plus à une mesure physique réelle, mais désignent une génération de technologie de fabrication. Le « 7 angströms » est donc un repère marketing et stratégique plus qu’une règle qu’on pourrait poser sur le silicium. 

Ensuite, et surtout, il faut se rappeler qu’IBM n’est plus un fondeur depuis qu’elle a cédé ce qui lui restait de son activité de fabrication à GlobalFoundries et avait commencer à se délester il y a très longtemps de cette activité dans la jointventure Infineon (pas très visionnaire tout cela !).

Pour la petite histoire j’avais il y a plus de 30 ans fait deux stages ingénieur chez IBM à Corbeil-Essonne dans une des fameuses usine IBM sur les lignes de production de puce CMOS…

Le groupe se concentre désormais sur la recherche, la propriété intellectuelle et les partenariats, notamment avec le japonais Rapidus pour tenter d’industrialiser ses avancées. Or l’histoire récente invite à la prudence : la puce 2nm dévoilée par IBM en 2021 n’approche que maintenant, cinq ans plus tard, de la production en volume. Pendant ce temps, TSMC a déjà fait entrer son nœud N2 en production de masse fin 2025, et Samsung Foundry en a fait de même avec son SF2 sur la même période. IBM, de son propre aveu via Jay Gambetta, directeur d’IBM Research, ne dévoile d’ailleurs pas encore de plan de commercialisation pour nanostack et concentre ses efforts à court terme sur l’aide à ses partenaires pour faire monter en puissance le 2nm actuel. 

L’entreprise elle-même situe une production éventuelle « dans environ cinq ans », un horizon qui dépendra largement des partenaires de fabrication, de la disponibilité d’outils de lithographie EUV haute ouverture numérique (High-NA), et d’années d’amélioration des rendements. Le site de recherche d’Albany, dans l’État de New York, où ces travaux sont menés, doit justement accueillir un de ces équipements EUV High-NA d’ASML, considéré comme une pièce maîtresse pour la suite.

Ce que ça signifie pour les roadmaps

Pour un DSI, cette annonce ne change rien à votre feuille de route 2026-2027. Ce n’est pas un produit, ni même un process node calendarisé chez un fondeur que vous utilisez. C’est en revanche un signal utile sur deux fronts. D’une part, la course à la miniaturisation n’est pas dans une impasse : passer en 3D plutôt que de continuer à graver plus fin redonne de la marge de manœuvre à toute l’industrie, et la maturité de cette logique au TSMC ou chez Samsung (eux aussi engagés sur l’empilement de transistors façon CFET) viendra probablement avant l’aboutissement industriel d’IBM. D’autre part, le gain potentiel sur l’efficacité énergétique (jusqu’à 70%) est précisément le type d’argument qui, dans cinq à dix ans, pèsera sur vos choix d’infrastructures IA et sur les négociations avec vos fournisseurs de cloud ou de matériel, au moment où la consommation électrique des data centers devient un sujet aussi stratégique que budgétaire.

En somme, IBM vient de planter un drapeau scientifique solide. Reste à voir, comme en 2021, qui ira vraiment le récupérer pour en faire une puce qu’on peut acheter…